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Verilog HDL 응용 설계 - 금오공과대학교 | KOCW 공개 강의
할슈타트 소금동굴
25.2.5 오후
dma 아니라도 데이터 전송가능(효과적)
빠르게 다닐수 있는 방법
ocm: 데이터 저장하기 위해 메모리
rom : 동작 데이터 읽는 (부팅하기 위한 영역) sco ->rom 관리자
ram :
GPIO: led 등 목적에 맞게 쓸수 있다
싱글 :
디퍼러 : 데이터를 2개 페어로 보낸다
레벨
positive-> 페어로 -> 0,1 폭 낮게 데이터 깨질 확률 적다
negative-> ->
lvds
프로세스 | 로직
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IO=돈 54개로 규정(작은거든 큰거든) - 핀 부족할 수 있다. -> EMIO(PL이 IO빌려쓴다)
(P무한정 IO늘리기 어렵다
io협소하게 사용할수밖에 없다
디바이스 600/900 핀
usb 12개핀
대다수 s텍구조?
ddr만으로 칩 설계하기 어렵다
지원메모리 총 3개
- 난드
- 노아?
-
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p램n램?
한글X 바탕화면 X
user (사용자)에 저장 X
경로 : 영어-> 숫자 (숫자로 먼저 시작하지 마라)
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VIVADO (하드웨어적)-> 소프트웨어 (비트,엘프파일 2개다 받을수 있음)
PS영역은 아무것도 모른다
툴은 직관적으로 해야함
프로세서 - 메모리로 본다
시뮬레이션
에뮬레이션-> 동작을 데이터로 전송
debug -> vitics에서 사용해라
netlist -
fpga
병렬구조 - 위치가 중요하다
동기식으로 디자인한다?
io가 맞게끔 셀을 잘 배치해야한다
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보통 로드락타입 많이 씀
네트워크 -> 라이센스
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▶작업 파일 바로 불러오는 방법
preset-> 내가 바꾸고자 하는 작업-> save current configuration->c: 저장-> preset 클릭 ->저장파일 불러옴
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ddr 이런거 preset으로 편하게 하고
54개 핀이 이미다 지정되어 있다
파일 무조건 HDL
소프트웨어 SDK
하드웨어 VIVADO
내보낼때 BIT파일 포함할것인지 물어본다
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다운로드 모듈
usb platform cable
스마트링크 케이블(디버깅이 더 강화된 제품)
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